송신기가 ASCⅡ 코드 1100101을 홀수 패리티를 사용하여 전송한다면 11001011을 보내게 된다. 이 때, 수신측에서의 논리적인 검사방식에 주로 사용되는 논리회로는?
① AND
② NOT
③ OR
④ EX-OR
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정답 ④
44번
메모리에 새로운 워드를 저장시키려 한다. 올바른 순서는?
① ㉠ - ㉡ - ㉢
② ㉢ - ㉡ - ㉠
③ ㉠ - ㉢ - ㉡
④ ㉢ - ㉠ - ㉡
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정답 ④
45번
(4)10을 그레이 코드(Gray code)로 변환하면?
① 0100(G)
② 1100(G)
③ 0110(G)
④ 0010(G)
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정답 ③
46번
다음 중 10개의 플립플롭을 사용하여 만들 수 있는 카운터 의 모듈러스 값과 최대 카운터 값으로 올바른 것은?
① 10, 9
② 100, 99
③ 1024, 1023
④ 1000, 999
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정답 ③
47번
다음 코드(code) 변환 회로의 명칭은?
① BCD-9의 보수 변환기
② BCD-3초과 코드 변환기
③ BCD-2421 코드 변환기
④ BCD-GRAY 코드 변환기
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정답 ④
48번
Toggling 상태를 이용한 플립플롭 형태는?
① RS 플립플롭
② D 플립플롭
③ JK 플립플롭
④ T 플립플롭
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정답 ④
50번
마스터슬레이브 JK 플립플롭을 사용하는 이유는?
① 지연시간을 짧게 하기 위해
② 지연시간을 길게 하기 위해
③ 클럭펄스를 사용할 수 없을 때
④ 레이싱(racing) 현상을 없애기 위해
정답 확인
정답 ④
51번
자기 보수성을 갖고 있는 코드 방식이 아닌 것은?
① 3-초과코드 방식
② BCD코드 방식
③ 8421코드 방식
④ 2421코드 방식
정답 확인
정답 ②
52번
다음 논리회로의 기능을 나타낸 이름 중 옳은 것은?
① 인코더(encoder)
② 디코더(decoder)
③ 반가산기(half-adder)
④ 전가산기(full-adder)
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정답 ④
55번
동기식 카운터와 비동기식 카운터를 비교 설명한 것 중 맞 는 것은?
① 동기식 카운터는 각 플립플롭의 colck에 동기되는 카운 터이다.
② 동기식 카운터는 비동기식 카운터에 비해서 안정되지 못 하는 결점이 있다.
③ 동기식과 비동기식 카운터는 플립플롭에 공통으로 클럭 (clock)이 공급된다.
④ 동기식 up-counter는 기억소자로 응용될 수 있다.
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정답 ①
56번
다음 그림의 파형이 Positive 에지 트리거 D플립플롭의 입 력으로 들어간다. 플립플롭에서 클럭펄스(CLK) 후 출력(Q) 의 값은?
① 불변
② 반전
③ 1
④ 0
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정답 ④
57번
논리 게이트의 특성을 결정하는 각 요인들에 대한 설명으로 옳지 않은 것은?
① 논리 게이트의 입력 파형과 출력 파형 사이에 발생하는 시간 지연을 지연 시간이라 한다.
② 논리 게이트의 입ㆍ출력 특성 곡선에서 입력전압에 대한 출력 전압의 High level과 Low level 사이의 전압차를 논 리 스윙이라 한다.
③ 논리 회로가 취급할 수 있는 입력 단자의 수를 팬 인 (fan-in)이라 한다.
④ 논리 회로가 취급할 수 있는 입력 단자의 수를 팬 아웃 (fan-out)이라 한다.
정답 확인
정답 ④
58번
2진 데이터를 펀치한 카드 덱크기 있다고 한다. 각 카드에 는 24개의 36비트 어(WORD)가 들어있다. 만약 카드가 분 당 600장의 속도로 읽힌다면 데이터가 계산기에 들어가는 속도는 초당 몇 비트인가?
① 5184000
② 17280
③ 8684
④ 4320
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정답 ③
59번
다음 그림의 캐스케이드 계수기의 구성에서 총 모듈을 구하 면?
① 36
② 72
③ 144
④ 1536
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정답 ④
60번
다음 논리회로의 이름은?(정확한 내용을 아시는 분께서는 오류 신고를 통하여 내용작성 부탁드립니다. 정답은 4번입 니다.)
① 디코더
② 인코더
③ 디멀티플렉서
④ 멀티플렉서
정답 확인
정답 ④
61번
게이트 전압(VG)이 기판 전압(VB)보다 낮은 전위를 갖는 경 우, MOS 구조의 동작 모드는?
① 반전 모드(Inversion Mode)
② 공핍 모드(Depletion Mode)
③ 증가 모드(Enhancement Mode)
④ 축적 모드(Accumulation Mode)
정답 확인
정답 ④
62번
실제의 IC 소자들이 가지고 있는 지연 시간을 고려한 시뮬 레이션 방법으로 특히, 여러 단이 종속적(cascade)으로 연 결되었을 경우 최종 출력에서 발생하는 spike나 glitch 등을 방지하기 위한 방법은?
① 타이밍 시뮬레이션(Timing Simulation)
② 구조적 시뮬레이션(Structural Simulation)
③ 계층적 시뮬레이션(Hierarchical Simulation)
④ 기능성 시뮬레이션(Functionality Simulation)
정답 확인
정답 ①
63번
다음 CMOS 공정 중에서 가장 먼저 하는 공정은?
① n-well 형성
② active 영역 정의
③ metal 증착 및 배선
④ 소스, 드레인 확산 형성
정답 확인
정답 ①
64번
다음 중 레이아웃 할 때 배선에 대한 설명으로 옳지 않은 것은?
① 블록의 배치가 끝나면 블록 사이의 신호선의 연결, 즉 배선을 한다.
② 전원과 접지선, 클럭 등 중요 신호선은 여타 신호선의 배선 후 마지막에 한다.
③ 전원과 접지선을 배선할 때에는 가능한 충분한 폭을 확 보하는 것이 중요하다.
④ 타이밍 상 중요한 신호는 먼저 연결하여 짧은 배선이 가 능하도록 한다.
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정답 ②
65번
MOS 논리회로의 특성 중 옳지 않은 것은?
① 조합논리회로는 현재의 입력 값에 의해서만 출력이 결정 된다.
② 순차논리회로는 현재의 입력과 과거의 입력으로 출력이 결정된다.
③ 순차논리회로는 래치(latch)나 플립플롭의 기억소자를 포 함한다.
④ MOS 논리회로에서 용량성 노드는 고려할 필요가 없다.
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정답 ④
66번
N채널 증가형 MOSFET에서 드레인 전류를 흐르게 하려면 게이트 전압을 어떻게 해야 하는가?
① 0 의 전위를 인가해야 한다.
② 양(+)의 전압을 인가해야 한다.
③ 음(-)의 전압을 인가해야 한다.
④ 양(+), 음(-)의 전압에 관계없다.
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정답 ②
67번
VLSI 설계에서 강조되는 구조적 설계 원칙이 아닌 것은?
① 정규성(Regularity)
② 논리성(Logicality)
③ 모듈성(Modularity)
④ 국지성(Locality)
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정답 ②
68번
CMOS 제조 과정에서는 nMOS와 pMOS 트랜지스터를 만들 때 생기는 n 층과 p 층간의 결합(n-p-n-p 또는 p-n-p-n) 에 의해 기생 트랜지스터가 구성되는데, 이 기생 트랜지스 터가 결합되어 Vdd와 Vss 사이에 전류 통로가 형성되는 현 상을 무엇이라 하는가?
① 단락(Short)
② 래치업(Latch-up)
③ 상호연결 기생요소
④ ESD(Electrostatic Discharge)
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정답 ②
69번
다음 중 Integrated Circuit(IC)에 포함시키기가어려운 소자 는?
① 트랜지스터(Transistor)
② 다이오드(Diode)
③ 코일(Coil)
④ 저항(Resistor)
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정답 ③
70번
결정 내의 스트레인과 결함을 줄이고, 단결정의 성장을 촉 진시키기 위해 웨이퍼를 일정시간 온도가 높은 곳에서 의도 적으로 넣어두는 것을 무엇이라 하는가?
① 도핑(doping)
② 어닐링(annealing)
③ 코팅(coating)
④ 테이퍼링(tapering)
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정답 ②
71번
다음 중 CMOS NAND 게이트의 구조에 대한 설명으로 옳은 것은?
① PMOS 쪽은 병렬, NMOS 쪽은 직렬로 트랜지스터들이 연결되어 있다.
② PMOS 쪽은 병렬, NMOS 쪽도 병렬로 트랜지스터들이 연결되어 있다.
③ PMOS 쪽은 직렬, NMOS 쪽도 직렬로 트랜지스터들이 연결되어 있다.
④ PMOS 쪽은 직렬, NMOS 쪽도 병렬로 트랜지스터들이 연결되어 있다.
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정답 ①
73번
다음 모노리틱(Monolithic) IC의 제조과정 중 제일 마지막에 수행하는 공정은?
① 에피택셜(Epitaxial) 성장
② 산화막(Oxide) 생성
③ 알루미늄 증착
④ 불순물 확산
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정답 ③
74번
다음 중 VLSI 제작 과정이 옳은 것은?
① 설계 규격 (→) 논리회로 설계 (→) 아키텍처 설계 (→) 레이아웃 설계 (→) 마스크 제작 (→) 칩 제작
② 설계 규격 (→) 레이아웃 설계 (→) 논리회로 설계 (→) 아키텍처 설계 (→) 마스크 제작 (→) 칩 제작
③ 설계 규격 (→) 아키덱처 설계 (→) 레이아웃 설계 (→) 논리회로 설계 (→) 마스크 제작 (→) 칩 제작
④ 설계 규격 (→) 아키덱처 설계 (→) 논리회로 설계 (→) 레이아웃 설계 (→) 마스크 제작 (→) 칩 제작
정답 확인
정답 ④
75번
베이스 폭이 3×10-3[cm] 일 때 펀치-슬로 전압Vpt가 7[V] 인 PNP 트랜지스터에서 베이스 폭이 6×10-3[cm]으로 증가 하면 Vpt는 얼마인가?
① 25[V]
② 26[V]
③ 27[V]
④ 28[V]
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정답 ④
76번
다음 사진 식각 공정을 이용한 산화막 식각 공정을 올바른 순서를 나열한 것은?
① ㉮(→) ㉯(→) ㉰(→) ㉱(→) ㉲
② ㉮(→) ㉰(→) ㉯(→) ㉱(→) ㉲
③ ㉮(→) ㉱(→) ㉯(→) ㉰(→) ㉲
④ ㉮(→) ㉱(→) ㉰(→) ㉯(→) ㉲
정답 확인
정답 ③
77번
집적회로 구현을 위한 웨이퍼 제조 공정에 해당하지 않은 것은?
① 현상 공정
② 확산 공정
③ 박막 공정
④ 칩 테스팅 공정
정답 확인
정답 ④
78번
MOS 구조의 전계효과 중 게이트 전압 VG가 크게 증가하면 전계의 증가에 의해 산화층과 실리콘의 경계 면에 소수 캐 리어인 전자가 모이는 현상은?
① 공핍 모드(Depletion mode)
② 반전 모드(Inversion mode)
③ 축적 모드(Accumulation mode)
④ 바디 바이어스 효과(Body bias effect)
정답 확인
정답 ②
79번
CMOS domino 로직회로를 사용할 때의 특성에 해당되지 않는 것은?
① 팬 아웃(fan-out)은 항상 1 이다.
② EX-OR 와 같은 회로 구성으로 적합하다.
③ 인버터를 사용하므로 구동 능력이 늘어난다.
④ 같은 형태의 논리회로를 연속으로 연결할 수 있다.
정답 확인
정답 ②
80번
CMOS 디저털 집적회로의 동적 전력소모에 대한 설명 중 옳지 않은 것은?
① 전원 전압이 클수록 증가한다.
② 동작 주파수가 클수록 감소한다.
③ 캐패시턴스 성분이 클수록 증가한다.
④ 전력소모가 크면 동작온도가 증가한다. 종이 문제집이 아닌 인터넷으로 문제를 풀고 자동으로 채점하며 모의고사, 오답 노트, 해설까지 제공하는 무료 기출문제 학습 프 로그램으로 실제 시험에서 사용하는 OMR 형식의 CBT를 제공합 니다. PC 버전 및 모바일 버전 완벽 연동 교사용/학생용 관리기능도 제공합니다. 에서 확인하세요.